主題: DDR2技術
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舊 2005-10-14, 09:01 AM   #6 (permalink)
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以後凡是CPU要執行系統BIOS中的程序或Video BIOS中的程序,都會自動轉至速皮較快的Shadow RAM中執行,如此即可加快CPU的處理速度和螢幕圖像的顯示,一般電腦一啟動,系統即會自動將BIOS ROM和Video ROM設定為Shadow的*作,以加快系統的速度。

動態DRAM內部的資料是靠電容特性儲存於的,但電容會放電,所以使用動態DRAM記憶體就需要有資料重新整理(Refresh)時鍾的電路,在幾個ms之內必須對DRAM完成充電,否則動態DRAM記憶體內的資料就會因放電而丟失掉。因此,動態記憶體內部結構就好像一個會漏水的茶壺,假如不在一個固定的時間去加水添滿的話,裡面的光(資料就會消失)。


在PC標準的電路裡是每隔15 us即充電一況在4ms之內完成整個充電*作。由於CPU的速度越越快,使得DRAM的速度越來越跟不上CPU的處理速度,所以CPU必須增加兒個等待週期,讓DRAM重新整理充電以後再繼續工作,如此勢必影響CPU的工作效率,故在AT時代的主機板則有交替(Interleave)重新整理DRAM記憶體的設計,即主機板必須至少有兩組儲存於休(Bank),當一個儲存於體供CPU存取資料時,另一個儲存於體就進行資料重新整理,如此才不會犧牲CPU的工作效率。另一種方式為DRAM Page Mode(DRAM頁面模式),一般在CPU對DRAM進行讀寫的一個週期中,我們只能對一個位址進行存取,但是,採用頁面模武是將記憶體的列位址固定,而連續改變記憶體的行位址,如此可得到一個連續位址的頁區塊記憶體,而使CPU能夠存取範圍較大的資料,而達到CPU快速存取資料的目的。


另外,改進DRAM資料讀寫週期的觸發電路和材質,採用具有較佳節能特性的動態記憶體,在CMOS的設定中對DRAM的刷?芷誚謕素鐉s髡↘惇Mゥ訢RAM重新整理充電的時間週期,減少對CPU*作的干擾,這都是增加CPU工作效率的方法。所以,要使記憶體系統發揮其效能,一方面是延長重新整理的時間,另一方面是改進DRAM本身的電路和材質,提高速度,如此記憶體才能跟上速度一直在倍增的CPU。 在我們的主機板上除了有主要的記憶體外,還有高速快取。顧名恩義,高速快取最主要的目的是提高CPU與記憶體之間資料的傳送速度,所以高速快取在電路的設計上,則置於CPU與主存DRAM之間。


當CPU從外圍設備讀取資料時,經CPU加以處理,再將資料寫入主存DRAM中,在寫入程序中路經高速快取,此時會將寫入主存DRAM的位址記錄在TagSRAM(標記SRAM)內,並將剛才寫入主存DRAM中的資料拷貝一份至高速快取的SRAM內,以備CPU下次就近取用,而不必到較遠的DRAM中讀取,如此即可加快CPU的存取速度。


目前主機板高速快取的規格有256KB和512KB兩種容量,購買時應根據當時的價差選購。


主機板的高速快取其容量只有256KB或是512KB,再擴充的容量還是有限的,要把主存幾十MB的資料全部拷貝過來是不可能的,因此高速快取還是無法取代主存的地位,所以只有把經常要讀寫的資料拷貝到高速快取內,但是CPU要存取的資料是否在高速快取內呢?

那就涉及到CPU對高速快取讀寫的命中率(Hit Ratio)當CPU要讀取主存中的資料時,檢查高速快取系統的Tag SRAM的位址資料,當高速快取內有一份所需的資料時,高速快取總線的仲裁電路就會將高速快取系統的大門打,讓CPU直接到高速快取系統中存取資料, CPU就近取村,即可快速存取所要的資料。但是,假如CPU所要存取的資料並不在高速快取中時,高速快取總線的仲裁電路就不會將高速快取至統的大門開啟CPU只有跑到比較遠的主存,根據資料的位址去存取所需要的資料了。


Tag SRAM
什麼叫Tag SRAM,即標記的靜態隨機存取儲存於器,它是在高速快取系統中配合高速快取的附加SRAM,它也是高速快取,只是用在高速快取電路中記錄位址資料,當CPU要讀取主存某一個位址中的資料時,會先到高速快取電路中去尋找,對高速快取系統的Tag SRAM所記錄的位址資料進行搜尋和對比,當高速快取內也存有此位址的資料時,高速快取總線的仲裁控制電路即將資料讀取傳回CPU,若對比Tag SRAM記錄的位址資料而找不到此資料的位址時,CPU就會到主存讀取資料。


當CPU要往主存寫入某一個位址的資料時 ,到主存寫入資料,然後再到高速快取電路,對比高速快取系統的Tag SRAM所記錄的位址,當高速快取內也存有此位址的資料時,則更新高速快取內的資料以保持主存與高速快取資料的一致性。


對比高速快取系統Tag SRAM所記錄的位址是否為CPU所需讀取資料的位址,對應了高速快取內資料讀取的機率,即所謂的命中率(Hit Ratio),命中率的多少要看高速快取容量的大小、電路的設計、以及執行程序資料的內容,這些都與高速快取的命中率有關。

記憶體的ECC
什麼叫記憶體的ECC, ECC是英文Error Check &Correct的縮寫,其中文的意思是「差錯檢查與改正」,是目前功能較強、價格較高的晶片組才支持的功能,如Pentium的8243OHX的晶片組、Pentium II的8244OFX/82440LX82440BX等晶片組,這些晶片組支持記憶體ECC校驗功能。


ECC的功能不但使記憶體具有資料檢查的能力,而且使記憶體具備了資料錯誤修正的功能,以前奇偶校驗的是8比特(bit)的資料,用一比特的奇偶校驗位來檢查資料的正確性,但是具有ECC功能的記憶體則用4比特來檢查8比特的資料是否正確。


當CPU讀取時,若有一個比特的資料錯誤,則ECC記憶體會根據原先存在四個比特中的檢測比特,定位那個比特錯誤,而且會將錯誤的資料加以校正。這種DRAM記憶體在整個系統中較穩定,一般用於區域網路絡的文件伺服器,或Internet的伺服器,當然其價格也較貴。


如何進行記憶體的奇偶校驗
記憶體的奇偶校驗(Parity Check),在主機系統中,它是對記憶體和資料讀寫的一種檢查電路,檢查寫到主存的資料與讀取的資料是否相符,假如不符,則通過對CPU強制中斷(NMI)的電路,通知CPU當機。



當CPU把資料寫入主存時,同時也會把資料送到奇偶校驗位產主器/檢查器(74280)來加以計算,74280這個晶片是一個9位的奇偶校驗位產生器,但也是一個檢查器,其實它的主要功能是負責把從CPU輸入到DRAM記憶體的H信號(高電平信號,即「1」信號)加起來看是偶數個「1」還是奇數個「1」,再從它的Even(偶)或Odd(奇)腳輸出,此輸出的信號就是奇偶校驗位(Parity bit)。

當CPU把8個比特的資料寫入主存時,同時經奇偶校驗位產生器加以計算,計算的結果假如是偶數個「1」,則奇偶校驗位為」1」假如是奇數個「1」,則奇偶校驗位(Parity bit)則為L信號(低電平,即」0」信號),把此奇偶校驗位送到第9塊記憶體晶片暫存起來,也就是說,寫入資料的時候是產生奇偶校驗位(Parity bit),不進行奇偶校驗位的檢查(Parity Check),因為沒有對比檢查的機會,所以寫入時產主的奇偶校驗位可能是「1」,也可能是「0」,在PC AT的電路裡,當CPU對主存讀取時,則此8個比特的資料在與剛才第9塊記憶體晶片所儲存於的奇偶校驗位相加起來,所得的答案應該為奇數個「1」(即奇校驗電路的校驗位=「0」),假如是偶數個」1」則啟動奇偶校驗檢查電路,經NMI電路通知CPU當機。所以奇偶校驗位的檢查(Parity Check)是在讀取資料的時候產主,因為只有在讀取的時候,才能對比剛才所寫入記憶體的資料有沒有錯誤。


奇偶校驗電路可以分兩種檢查,一種是奇校驗檢查,一種是偶校驗檢查,在PC主機電路裡是奇校驗檢查,即讀取的時候,奇偶校驗位(Parity bit)的Even輸出應為「0」,假如奇偶校驗位是「1」的話,即產生奇偶校驗位錯誤(Parity Error),然後經NMI電路通知CPU當機,檢查時因每一個奇偶校驗位產生器/檢查器(74280)晶片只能檢查8個比特,看看您的CPU是幾個比特的,則就有幾組74280, Pentium CPU的主機有8個7428O,但現在全部被縮編在晶片組裡,故以一組來說明奇校驗與偶校驗檢查的工作原理。
奇校驗檢查:


◎CPU把資料寫入記憶體時僅產生奇偶校驗位,不作奇偶校驗位檢查。

CPU寫入資料時(8bit),經奇偶校驗位產生器把8個比特(bit)加起來,計算的結果:
○有偶數個「1」,則奇偶校驗位=1。


○有奇數個「1」則奇偶校驗位=0。

○將奇偶校驗位(Parity bit)存在第9個記憶體晶片內。
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