疑問 - 關於步進馬達轉速控制

[kinco]

請問有沒有版友知道哪裡有相關的資料可以參考?

相關知識
以一般的計數器除N之除頻電路來說，1KHz（1000Hz）的頻率除一所得到的頻率為1000Hz、除二得到500Hz、除三得到333Hz、除四得到250Hz、除五得到200Hz、…，除八得到125Hz，我們可以很清楚的發現除N的除頻電路所得到的頻率切割結果並非是均勻分布的。

以上~如果我想要得到均勻分布的頻率切割結果要怎麼做~?

[飛鳥]

步進馬達有分1,2,4,5,6相激磁

算法都不一樣，不知道你是不是要問這個

http://jade.ee.hit.edu.tw/eclass/sim...F%E7%90%86.htm

[kinco]

作者: 飛鳥

步進馬達有分1,2,4,5,6相激磁

算法都不一樣，不知道你是不是要問這個

http://jade.ee.hit.edu.tw/eclass/sim...F%E7%90%86.htm

因為小弟是第一次接觸這個~非常的不懂...
教授說要用VHDL去做~
以下是VHDL的編碼~
請問飛鳥大有可以參考的東西嗎?謝謝

-------------------------------------------------------------------
--實驗名稱：步進馬達實習
--檔案名稱：stepmotor_speed.vhd
--功    能：步進馬達轉速控制
--日    期：2003.8.8
-------------------------------------------------------------------
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

entity stepmotor_speed is
port(
      clk : in std_logic;
      spd : in std_logic_vector(3 downto 0);
      step: out std_logic_vector(3 downto 0)
    ); 
end stepmotor_speed;

architecture arch of stepmotor_speed is
  signal buf: std_logic_vector (4 downto 0);
  signal dly : std_logic;
  signal clk_new: std_logic;
  signal cnt : std_logic_vector(1 downto 0);
begin
---------- process ---------
  process(clk)
  begin
    if clk'event and clk='1' then
      dly <= buf(4);
      buf <= buf +('0' & spd);
    end if;
  end process;

  clk_new<=buf(4) xor dly;

  process(clk_new)
  begin
    if clk_new'event and clk_new='1' then
        cnt <= cnt+1;
    end if;
  end process;

  step <= "1000" when cnt=0 else
          "0100" when cnt=1 else
          "0010" when cnt=2 else
          "0001";
end arch;

[飛鳥]

.......vhdl..

我寫單晶片只用c和組合語言，沒用過dhvl

[kinco]

作者: 飛鳥

.......vhdl..

我寫單晶片只用c和組合語言，沒用過dhvl

感謝你~

[wenneng]

你應該是要
計數clock每幾個clock就改變為下一個狀態吧?
經由計數clock的數量多寡來調整步進馬達轉速吧?

[kinco]

作者: wenneng

你應該是要
計數clock每幾個clock就改變為下一個狀態吧?
經由計數clock的數量多寡來調整步進馬達轉速吧?

好像是喔~我也不是很清楚~請問大大可以解釋給我知道嗎?

[wenneng]

clk是固定頻率周期固定為T
當計數10個clk就是10T的時間，當計數50個clk就是50T的時間...
每當計數n個clk就1000->0100->0010->0001->1000...改變狀態
當調整n的就相當於調整速度